Verilog Coding Style
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前言
1 基础语法
2 高级语法
3 特殊语法
4 工具问题 和 新特性期待列表
5 附录
Verilog Coding Style
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Verilog/SystemVerilog 设计编码风格指南
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Verilog/SystemVerilog 设计编码风格指南
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前言
1 基础语法
1.1 命名规范
1.1.1 文件命名
1.1.2 module、class、package、function、task命名
1.1.3 信号命名
1.1.3.1 命名风格
1.1.3.2 前缀
1.1.3.3 后缀
1.1.4 参数、宏命名
1.1.4 特殊注释命名
1.2 格式规范
1.2.1 文件头
1.2.2 代码格式
1.2.2.1 通用格式
1.2.2.2 module端口格式
1.2.2.3 module例化格式
1.3 设计规范
1.3.1 信号定义
1.3.2 位宽定义及固定值赋值
1.3.3 组合逻辑电路设计规范
1.3.4 时序电路设计规范
1.3.5 参数定义规范
1.3.6 例化设计规范
1.3.7 FSM设计规范
1.4 仿真规范
1.4.1 信息打印规范
2 高级语法
2.1 参数化电路设计规范
2.2 struct 用法规范
2.3 package 用法规范
2.4 interface 用法规范
3 特殊语法
3.1 基于宏模板的电路设计方法
3.1.1 基于宏的模板例化方法。
3.1.2 基于宏的电路设计方法
3.1.3 注意事项
3.2 基于宏电路库的设计方法
3.2.1 宏电路文件
3.2.2 标准电路文件
3.2.3 头文件
3.2.4 宏库使用方法
4 工具问题 和 新特性期待列表
4.1 EDA工具中存在的问题
4.2 新特性期待列表
4.2.1 希望EDA工具可以支持的SystemVerilog语法
4.2.2 希望SystemVerilog语法中添加的新特性
5 附录
5.1 信号命名缩写惯例
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